「在不享受縮微紅利、且光刻機台受限的情況下，我們怎麼樣才能維持每一兩年給客戶提供更好產品的承諾呢？」5月25日，華為董事、半導體業務部總裁何庭波站在ISCAS 2026的演講台上說道。

台下坐著全球最頂尖的電路與系統專家，他們中的大多數人過去幾十年都在同一套規則下工作——那套規則叫摩爾定律。而當何庭波用平靜的語氣說出「幾何縮微的時代正在結束」時，幾乎沒有人提出異議。這不是一個激進的判斷，而是行業公認已久的現實。

真正值得關注的是：華為提出了一條新路——韜(τ)定律。「空間和時間本來就是一體兩面的。而失去了幾何縮微能力並不意味著我們也失去了時間微縮能力。我們由此提出，應該把關注焦點從幾何尺度的縮微轉移到時間尺度的縮微，把時間縮微作為電子系統演進的新綱領」，何庭波說道。

這是中國在全球半導體領域首次提出指導產業發展的新原則。

消息一經公布，輿論迅速沸騰。「華為掀翻摩爾定律」、「華為終結摩爾定律」之類的標題刷屏。但如果仔細讀何庭波的論文原文，會發現一個更準確的事實，華為的目標從來不是掀翻桌子，而是在桌子在搖晃的時候，找到一種讓所有人繼續坐穩的方式。

就像何庭波所說，在τ為中心的思想下，我們找到了新路徑。而要把這條路徑徹底打通，還需要整個行業的共同努力。

掀翻摩爾定律，不是華為的目標

要理解韜定律到底在說什麼，得先搞清楚摩爾定律的本質。戈登·摩爾在1965年提出的那個觀察，後來被提煉成「每18到24個月晶體管數量翻一番」。但這條「定律」從來不是物理學意義上的必然，它更像一份行業契約：所有人按照這個節奏研發、投資、建廠，於是預言自我實現。

真正支撐這個節奏的，是登納德縮放定律——晶體管縮小後功耗密度保持不變。兩條定律疊在一起，構成了信息工業半個世紀的底層信仰：每一代用更低的成本造更多的晶體管。

但登納德縮放在2005年前後率先失效。進入個位數納米時代後，每一步縮微都是指數級的成本和難度提升。一座3納米晶圓廠的建設成本百億美元起步，全球玩得起的玩家屈指可數。更重要的是，7納米之後，純粹靠尺寸縮小帶來的收益已經趨於平緩。

這不是華為一個人的判斷。

台積電、英偉達、AMD、SK海力士，整個行業都在同一個方向上摸索了將近十年。英偉達花十年砸出來的NVLink，解決的是晶片（內地稱芯片）間數據傳輸的時間；台積電的CoWoS和3D封裝，解決的是電路層和晶片層的時間；SK海力士的HBM，解決的是存儲與計算之間的時間。每家公司都在從自己的角度壓縮時間，只是之前沒人把這些努力放在同一個坐標系下。

韜定律做的，恰恰是把這個坐標系立了起來。

何庭波把時間常數τ拆成了四層：晶體管層、電路層、晶片層、系統層。每一層都有不同的辦法壓縮信號傳播時間。這聽起來很技術，但本質邏輯並不複雜：既然縮小晶體管越來越難，那就想辦法讓信號跑得更快。

導線有阻力，越長阻力越大，信號越慢。如果把關鍵路徑上的物理距離縮短，或者把電路從平面折疊成多層，信號就能少跑路、少排隊。

以華為的麒麟手機晶片為例，在引入邏輯折疊之前，華為用了三年時間，才把晶體管密度從126 MTr/mm²推到155 MTr/mm²；而在2026年，邏輯折疊一步就將這個數字帶到了238MTr/mm²。「2026年秋冬季，我們將帶來驚喜。不是飽和，不是延續，而是階躍式的提升！」何庭波說道。

製程工藝沒有大幅提升，但晶體管密度提升了50%。從這個角度看，韜定律不是在「取代」摩爾定律，而是在摩爾定律趨緩甚至失效的地帶，用系統能力給它「續命」。

台積電的先進製程仍有不可替代的價值，但韜定律把它從唯一的選擇變成了多條路徑當中的一條。過去量空間，現在量時間，聽起來只是換了個單位，但上一次半導體行業更換度量衡，還是1965年。

華為提出方向，需要全產業鏈潤色

韜定律之所以出自華為，而不是同樣在探索這條路的英偉達或台積電，有其必然性。

先進光刻設備受限，讓華為比別人更早、更迫切地面對一個問題：如果製程縮微成為障礙，如何通過工程設計來達到同樣的效率目標？這聽起來是個劣勢，但恰好是通信出身的華為的優勢領域。從程控交換機到5G基站，華為幾十年積累的核心能力之一，正是把大量分散的節點組織成一個協調運轉的系統。

當AI時代的數據中心越來越像一個超大型通信網絡，華為的長板突然有了新的戰略價值。

麒麟2026的邏輯折疊是一個具體的例子。傳統晶片電路鋪在一個平面上，信號左右繞行，走線越長越慢。邏輯折疊把電路從一層展開成兩層，像把一張紙對折，原本要橫著跑很遠的信號路徑，折疊後縱向直通。數據的傳輸距離更短、供電更穩定，數據通路的面積減少了超過60%。

在系統層面，華為做了更激進的事。靈衢總線用統一協議替代了AI集群中層層疊疊的通信協議棧，系統通信延遲從幾十微秒降到約100納秒，降了近500倍。Hi-ONE光互連引擎用光替代銅傳輸數據，單模塊帶寬8Tb/s，傳輸距離從不到1米擴展到100米。Atlas 960 SuperPod用靈衢把15488張昇騰卡連成一個超節點，讓幾萬張卡像一台機器一樣協同工作。

但這裡有一個必須指出的邊界：華為的方案再精巧，也有自己的天花板。邏輯折疊需要極致的混合鍵合工藝，鍵合間距要縮到2微米以下；光互連需要高密度的硅光子器件；整個系統需要先進的封裝能力來支撐。這些都不是華為一家能獨立完成的。

「韜定律」的四層優化體系，每一層分屬不同的產業環節。晶體管層依賴代工廠的工藝能力，電路層需要EDA工具鏈的全面重構，晶片層考驗的是設計方法論，系統層則離不開光模塊、封裝、存儲等供應鏈的配合。華為提出了方向，畫出了藍圖，但藍圖上的每一筆，還需要整個產業鏈來填色。

韜定律是華為的一份產業邀請

韜定律發佈當天，何庭波的論文在中國科學院科技論文預發布平台公佈。她在論文中寫了一句有分量的話：「τ縮放是自登納德定律以來，第一個在整個計算棧中建立共享優化目標的縮放原則。」

這句話的潛台詞是：以前產業鏈各乾各的，做代工的只管把晶體管做小，畫電路的只管布線，寫軟件的只管寫代碼，大家語言不通。現在，「τ定律」把所有人拉到同一個賬本前，全部用時間單位來算賬。工藝專家省下的5皮秒，和架構師省下的5皮秒，在總賬本里的權重一模一樣。

這聽起來很美好，但要真正落地，這條路上還有非常多的挑戰。

最難的骨頭是EDA工具鏈。以往設計晶片的軟件工具都是在二維孤島下運行的，團隊A負責平面布線，畫完交給團隊B，最後交給團隊C去算散熱。到了三層、四層折疊的時代，這種串行的工作方式行不通了。工程師在軟件里畫下第一筆電路時，軟件就得在三維空間里同時計算電學、熱學和算法約束。目前，這樣的工具鏈幾乎是從零開始。

熱管理是另一個被低估的挑戰。把多層晶片疊在一起，單位體積的發熱量會急劇上升。何庭波在演講中表示，熱壓力同樣涵蓋器件、電路、晶片和系統，從毫瓦到吉瓦，橫跨12個數量級。華為開發了片內高密電容來應對瞬態電流衝擊，但更根本的散熱方案，需要材料、封裝、散熱器等整個上游鏈條的共同突破。

還有標準和生態的問題。英偉達的CUDA生態用了十幾年才建成，台積電的先進封裝也是多年積累的結果。華為的靈衢總線和邏輯折疊要成為行業標準，需要的不只是自己的技術實力，更是整個產業生態的接受和適配。

何庭波在論文最後寫了一段話，很多人可能無意中忽略了：「大量開放問題，無單一組織可獨立解決——工具鏈、標準、基準、器件物理、經濟模型均需跨界協作。本文既是一線實踐報告，也是產業邀請。」

華為吹響了換道突圍的衝鋒號，這無疑是非常好的。但從產業發展來說，還有很多實際的技術難關需要去攻克、去優化。換條路走沒有錯，但面對這條沒人走過的前路上的荊棘，更需要勇氣和耐心。

這既給了我們現有產業鏈一個新的機會，同樣也給了新的挑戰。如果整個行業耐得住寂寞，大家一起齊心協力，抱團前行，那麼也許不用到2031年，等效1.4納米的目標就能實現。

過去六十年，半導體行業的競爭核心是誰先做到下一個納米。這個賽點決定了幾代工程師的職業生涯，決定了幾萬億美元的資本流向。如今，這句話的有效期正在到期，取而代之的關鍵變成了：誰能讓信號少跑一納秒。華為給出了一個答案，但答案的驗證，需要整個行業一起來寫。

本文獲《觀察者網》授權轉載，作者為呂棟。