一場圍繞華為「韜（τ）定律」的爭論，迅速從半導體圈蔓延到中文互聯網。

事情本不複雜。不久前，華為在IEEE ISCAS 2026會議上正式發佈「Tau Scaling Law（韜定律）」以及核心技術「Logic Folding（邏輯摺疊）」。在華為的定義里，這是一種區別於傳統摩爾定律的新型晶片演進路徑：未來晶片性能提升的關鍵，不再只是不斷縮小電晶體，而是壓縮晶片內部的「時間常數τ」，即信號在晶片內部傳播所需要的時間。

隨後，NVIDIA CEO黃仁勳在台北電腦展前夕接受採訪時評價稱，這對華為而言是一個重大突破，但對台積電並不構成真正威脅，因為類似的3D堆疊、混合鍵合和先進封裝技術，全球領先廠商已經探索了很多年。

這段表態很快引發爭議。部分觀點認為，黃仁勳「誤讀」了華為技術，因為Logic Folding並不等同於傳統先進封裝，它不是簡單的「晶片堆疊」，而是更深層、更細粒度的晶片內部三維邏輯重構。甚至有人認為，黃仁勳是在故意淡化華為突破的意義。

但如果把視角拉回整個半導體產業的發展脈絡，會發現，真正的問題並不在於黃仁勳「懂不懂」技術，而在於：後摩爾時代，晶片行業究竟會沿着什麼方向繼續演進。而在這個問題上，華為、台積電、英特爾、三星，其實正在逐漸走向同一個大方向。

過去幾十年，半導體產業最核心的增長邏輯，是摩爾定律。通過不斷縮小電晶體尺寸，在同樣面積上塞入更多電晶體，從90nm、28nm、7nm一路走到今天的3nm，本質上都是「幾何縮微」。但進入5nm之後，產業已經越來越明顯感受到傳統縮放路線的困難。一方面，電晶體尺寸正在逼近物理極限，繼續縮小會遭遇漏電流增加、功耗密度上升以及製造複雜度急劇提高等問題；另一方面，更現實的問題是，先進制程成本正在指數級上升。如今先進節點的研發投入已經達到數百億美元量級，而EUV光刻機單台價格也達到數億美元，整個行業都在承受越來越高的資本壓力。

更關鍵的是，即使電晶體還能繼續縮小，晶片性能提升也開始遭遇另一個瓶頸：互連延遲。

這是普通消費者很少注意，但半導體行業內部已經討論多年的問題。今天的大型AI晶片，真正拖慢性能的，很多時候已經不是電晶體本身，而是數據在晶片內部「跑得太遠」。隨着電晶體數量暴增，晶片內部連線越來越複雜，導線長度增加後，RC寄生效應也會迅速上升。所謂RC延遲，本質上是互連電阻與寄生電容共同帶來的信號傳播遲滯。對於現代高性能晶片而言，互連延遲已經佔據整體時序瓶頸中的越來越高比例。

因此，整個行業過去十多年都在思考同一個問題：如果繼續縮小電晶體越來越困難，那麼能不能換一種思路，縮短數據傳播路徑？

這其實就是華為「韜定律」的核心邏輯。華為提出，不再單純追求電晶體尺寸縮小，而是通過壓縮信號傳播時間常數τ來提升整體性能。簡單理解，就是儘可能讓數據「少跑一點路」。這背後真正引發行業關注的，並不是「τ定律」這個名字，而是其具體實現方式——Logic Folding。

過去傳統晶片設計，本質上是二維平面結構。邏輯門、電路單元、緩存、SRAM等，都在矽片表面橫向排列。隨着規模越來越大，晶片內部關鍵路徑不斷拉長，信號需要在更長距離上傳播。而Logic Folding試圖做的事情，是把這些原本平鋪的邏輯結構進行三維化重構。

可以把它理解為，傳統晶片像是一座不斷向外擴張的平面城市，而 Logic Folding 則試圖把城市「立體化」。原本橫向傳播幾十微米的數據路徑，未來可能只需要通過垂直互連直接上下通信。華為公開的信息顯示，Logic Folding 使用了混合鍵合（Hybrid Bonding）技術，通過高密度銅-銅互連，將不同層的邏輯結構直接連接，從而顯著降低互連長度、減少RC寄生延遲，並提升有效電晶體密度與能效。

按照華為披露的數據，首款採用該架構的「麒麟2026」晶片，電晶體密度可提升約53.5%，達到約238MTr/mm²，接近早期3nm工藝區間，同時部分高性能核心能效提升約41%。華為還提出，到2031年，其目標是實現「1.4nm級等效密度」。

這裏有一個非常重要、但很多報道容易混淆的概念：所謂「1.4nm級等效密度」，並不意味着中國已經擁有真正的1.4nm製造工藝。它更多是通過三維集成、邏輯重構、空間利用率提升，實現接近先進制程的電晶體密度效果，而不是在傳統製程意義上真正進入1.4nm節點。這兩者之間有本質區別。真正的先進工藝，仍然涉及EUV光刻、材料體系、晶圓工藝、良率控制等完整產業鏈能力。

那麼，為什麼部分人會認為黃仁勳「誤讀」了華為技術？

核心原因在於，黃仁勳把Logic Folding與傳統3D封裝、晶片堆疊放在同一個技術框架里討論，而不少技術圈人士認為，兩者並不是一個層級。

傳統先進封裝，例如台積電CoWoS、SoIC，英特爾Foveros，本質上主要是die級堆疊，也就是把多個完整晶片垂直集成，例如GPU與HBM之間的高帶寬互連。而華為強調的 Logic Folding，則更像是邏輯單元級別的細粒度三維重構。它不是「晶片和晶片之間」的連接，而是試圖深入到晶片內部邏輯結構本身。

從這個角度看，雙方確實存在差異。華為甚至特別強調「Folding不是Stacking」，試圖與傳統先進封裝做區分。但問題在於，這是否意味着黃仁勳真的「看錯」了？

答案恐怕並不是。因為如果從全球半導體技術演進路線來看，華為的方向其實並非孤立存在，而是整個行業過去十多年共同推進的一條大趨勢。

如果進一步細究，會發現TSMC、Intel、Samsung、Imec等企業或機構，實際上已經圍繞「後摩爾時代如何繼續提升密度和性能」建立了一整套系統性的3D技術路線。只不過，這些路線分佈在不同層級：有的是die/chiplet級堆疊，有的是電晶體級垂直化，還有一些則試圖直接在單塊矽片內部構建真正的三維邏輯結構。

而華為的Logic Folding，本質上正處於這些技術路徑的交叉地帶。最早成熟的是die/chiplet級3D集成，也就是今天市場已經廣泛商業化的先進封裝路線。Intel的Foveros和TSMC的SoIC，是目前最具代表性的兩條路線。

以Intel Foveros為例，它最初的思路其實非常直接：既然單塊晶片越來越難製造，那麼就把不同功能拆成多個tile，再通過三維堆疊重新組合。Meteor Lake已經採用了這一思路，把compute tile、GPU tile、SoC tile等分離後再整合。

真正重要的變化，則發生在Foveros Direct階段。Intel開始從傳統微凸點（micro-bump）逐步轉向Cu-Cu Hybrid Bonding，也就是銅-銅混合鍵合。這樣做的意義非常大，因為傳統bump間距通常在幾十微米量級，而hybrid bonding已經進入10μm以下範圍，互連密度出現數量級提升。

這意味着晶片之間的連接，開始越來越接近「片上互連」的效果。過去die之間通信像「跨城高速」，現在逐漸變成「同城區道路」。數據搬運距離、功耗、延遲都會明顯下降。Intel後續的Clearwater Forest Xeon，則進一步把Foveros、RibbonFET、PowerVia（背面供電）組合在一起，本質上已經不再是單純封裝，而是架構、供電、電晶體和3D互連的整體協同。

TSMC的SoIC路線，則是另一種更成熟的工業化方案。

SoIC的核心同樣是Hybrid Bonding（混合鍵合），但它比Intel更強調生產成熟度與生態兼容性。過去幾年，SoIC的bonding pitch已經從約9μm逐步推進到6μm，並計劃繼續向更小間距演進。它支持face-to-face的logic-on-logic堆疊，也支持memory-on-logic結構。AMD 的3D V-Cache，本質上就是SoIC的經典案例：通過把SRAM直接堆疊在CPU之上，大幅增加緩存容量，同時儘量降低延遲與功耗。

為什麼SoIC在行業里意義巨大？因為它第一次讓「3D scaling」真正進入量產主流。過去摩爾定律時代，性能提升主要依賴transistor scaling；現在，TSMC已經明確把CoWoS + SoIC視為未來幾年最核心的scaling工具之一。某種意義上，先進封裝已經從「輔助技術」升級為「主工藝路線」。

也正因為如此，黃仁勳才會認為華為的方向，與台積電長期路線存在高度連續性。

不過，Logic Folding與SoIC、Foveros又確實存在重要區別。Foveros、SoIC，本質上仍然主要屬於 die/chiplet 級別的3D集成。它們解決的是「晶片與晶片之間」的連接問題。而華為強調的，則是進一步向晶片內部推進，把3D重構深入到標準單元、邏輯門甚至關鍵路徑層面。

這時候，就必須談到另一條更接近華為的技術路線：Monolithic 3D（單片三維集成）。

Monolithic 3D，也叫單片3D集成，它與傳統堆疊最大的不同，在於它不是把已經製造完成的die再堆起來，而是直接在同一塊矽片上順序製造多層活躍器件。

簡單說，傳統3D封裝像「樓房組裝」，而Monolithic 3D更像「原地蓋樓」。它最大的優勢，是可以實現極高密度的垂直互連。由於上下層器件直接在同一晶圓內部形成，互連距離遠小於TSV或micro-bump，延遲和功耗理論上都會進一步下降。

這一方向其實已經研究很多年。Imec、Stanford、MIT、Samsung等機構都有大量原型研究。例如SkyWater與Stanford/MIT合作的方向，嘗試把碳納米管FET與 RRAM直接堆疊在CMOS之上，用於 AI 推理架構研究。一些實驗結果顯示，在特定場景下，這類架構具備顯著提升能效與吞吐量的潛力。

Intel也長期把Monolithic 3D視為未來sub-2nm時代的重要方向之一。因為繼續縮小電晶體的邊際收益越來越低，只有進一步縮短互連距離，才能繼續提升系統效率。

但Monolithic 3D到今天仍未真正大規模商用，原因也很現實。最大難點是熱。由於上層電晶體必須在已經存在的底層器件上繼續製造，工藝溫度受到嚴格限制。高溫會損傷下層結構，因此很多傳統高性能工藝無法直接使用。此外，多層活躍器件疊加後，散熱與應力管理也會變得極其複雜。

從某種程度上說，華為的Logic Folding，更像是「設計驅動的細粒度3D化」。它沒有完全進入真正意義上的sequential transistor fabrication（順序式電晶體製造，是接下來要說的CFET的一種3D堆疊製造方案，不同於單片式），而是利用先進封裝與高密度互連，在設計層面實現類似效果。

也就是說，華為並沒有徹底跳出國際主流技術體系，而是在現有工藝受限條件下，把「細粒度3D化」推進得更激進。

再往下一層，則是今天全球半導體公司都在押注的CFET。如果說SoIC、Foveros還是「晶片級立體化」，Monolithic 3D是「晶圓級立體化」，那麼CFET已經進入「電晶體級立體化」。

它的核心思想，是把原本橫向排列的NMOS與PMOS電晶體，改成上下堆疊。傳統CMOS結構里，nFET與pFET是並排放置的；而CFET則把它們垂直疊在同一個footprint內，從而顯著提升密度，並減少局部互連長度。

這一方向，被很多業內人士視為GAA（Gate-All-Around）之後真正意義上的下一代電晶體架構。

TSMC已展示過基於CFET結構的測試電路與SRAM相關原型， Samsung與IBM也提出了Monolithic Stacked FET等結構，用於緩解高寬比與製造複雜度問題。Intel當前的 RibbonFET，則被視為未來向CFET演進的重要基礎。

值得注意的是，CFET與華為Logic Folding之間，其實並不是競爭關係，而是可能互補。因為Logic Folding更偏向邏輯結構與路徑重構，而CFET則屬於更底層的電晶體實現方式。未來理論上完全可能出現「CFET + Logic Folding」結合的體系。

從整個產業視角看，今天全球頭部半導體公司的技術路線，其實已經越來越清晰。

TSMC的優勢在於「全體系領先」：先進制程、先進封裝、混合鍵合、CFET原型同時推進，並且SoIC已經形成成熟商業生態。Intel則試圖通過Foveros + RibbonFET + PowerVia建立新的系統級閉環，在數據中心市場重新爭奪主動權。Samsung、Imec等則在更激進的前沿結構上持續投入。

而所有這些路線，背後都指向同一個趨勢：未來晶片行業不再只是二維製程縮放，而是電晶體、互連、封裝、架構、EDA、系統協同共同組成的「3D系統工程」。Hybrid Bonding之所以被反覆提及，也正因為它已經成為這個時代最關鍵的底層使能技術之一。

因此，黃仁勳所謂「行業早就在做類似方向」，絕非一句輕描淡寫的辭令，其實有明確技術背景支撐。

華為真正特殊的地方，在於它是在受限制程條件下，把這些原本主要服務於先進制程的3D思路，「內化」進了自身架構體系。換句話說，TSMC、Intel更多是在「先進制程基礎上繼續向3D延伸」；而華為則是在「製程受限情況下，用3D化彌補製程差距」。

這也是為什麼，Logic Folding會顯得格外激進。因為它不僅是封裝技術，更像是一種「壓力環境下的系統優化路線」。

但與此同時，它也依然需要面對整個行業共同面對的問題：良率、散熱、EDA複雜度、應力管理、成本，以及真正大規模量產後的穩定性。

所以，以今天的視角看，更合理的說法應該是：華為沒有完全創造一條全新範式，但在全球已經形成的後摩爾技術浪潮中，把「細粒度3D重構」推進到了一個更具戰略意味的位置。

未來真正的競爭，也很可能不是哪一種路線徹底取代另一種，多條3D路徑將會長期並存、互相融合。

【本文獲《觀察者網》授權刊載。】