今年的麒麟，可能真的有質變。華為在ISCAS 2026上把晶片的下一步路線圖攤開了。訊息密度很高，高到讓你沒法一眼消化。

他們談了對「後摩爾時代」的判斷，也給出了自己的解法。順帶還劇透了麒麟2026的性能提升、峰值頻率，以及往後五年的規劃。到2031年，晶體管密度達到1.4nm製程水平，大核頻率突破5.0GHz。到2035年，密度超過400MTr/mm²，實現三層、四層甚至更多層的全晶片摺疊。

我知道你在想什麼——這堆技術名詞看着就頭大。別急，我們翻完了官方論文，給你拆開講。

1. 從摩爾定律到τ定律

傳統晶片的老路子，走不下去了。過去60年，半導體的升級靠縮小晶體管，在同一個平面上塞下更多晶體管。從22nm到14nm，從14nm到7nm。拿蘋果A系列說，A7到A18 Pro晶體管暴漲19倍。

τ（韜）定律打開了半導體行業的新路：

光是兩年前的A16，裏面就塞了160億個晶體管。但7nm之後，這條路就不那麼靈了。收益越來越薄，成本卻越來越高。

晶體管不能無限縮小。小到一定程度，電流會「漏電」，手機更容易發熱、卡頓。還有錢的問題。2nm晶片的設計成本預計超過10億美元。單顆A20晶片成本可能到280美元，差不多2200元港幣。物理牆過不去，經濟賬也不划算。

晶片還能怎麼發展？華為的答案，叫做「韜(τ)定律」。論文裏有句關鍵的話：過去60年，摩爾定律關心的從來不是面積，而是時間。坦白說，第一眼也很懵。但細想就通了。更小的晶體管讓開關更快，更短的導線讓信號延遲更低，最終都變成你「等」的時間變短了。

冷啟動微信從半秒到秒開，加載遊戲從30秒到20秒，拍夜景從舉兩秒到瞬間成片。每一層技術升級，壓縮的都是處理時間。打個比方。城市面積固定1平方厘米，每個房間是一個晶體管，住的人越多性能越強。以往的辦法是把房子建得更密更小。但房子小了，鄰居一錘砸爛門就能走進你房間——漏電。

更糟的是，路太窄了，外賣小哥從街口出發，繞過無數條小巷子、堵無數次車，到你手上時外賣早涼了。華為想出來的新路，叫「邏輯摺疊」。

2. 邏輯摺疊

核心思路：既然不能一直縮小房子，那就往上蓋。每層樓規劃好，每個房間有直達電梯。地面地基還是1平方厘米，但總建築面積能翻好幾倍。外賣小哥坐電梯兩分鐘就送上十樓。反饋到晶片上：房間大小沒變（製程沒變），但信號傳輸更快，晶體管密度更高，頻率也能飆更高。

你可能想起來，前幾年也有廠商搗鼓過晶片堆疊。華為2022年就公布過晶片堆疊技術。AMD靠3D V-Cache在桌面CPU市場幹翻了英特爾（Intel）。英特爾自己也有EMIB 2.5D封裝和Foveros 3D堆疊。

但那些堆疊，更像是把多個晶片或模塊拼積木。而華為的邏輯摺疊，是從設計之初就規劃好多層摺疊的一體化晶片，目標就是提高數據交互效率。所以麒麟的性能提升，會更直接。

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3. 麒麟2026晶片，秋季見

什麼時候能用上？官方預告是今年秋季。華為秋季發什麼新機，懂的都懂。Mate 90系列應該首發搭載這顆新麒麟。官方透露了一些性能數據，和同工藝傳統2D晶片比：晶體管密度提升53.5%，從155MTr/mm²漲到238MTr/mm²。P核能效提升41%，峰值頻率提升12.7%，預計從麒麟9030的2.75GHz幹到3.1GHz。

額外收穫也不少：晶片內部通訊數據通道面積減少55%，時鐘緩衝器數量減少超過50%，導線總長度縮短30%。而且這只是開始。按照規劃，2031年晶體管密度達到400+MTr/mm²、主頻5.0GHz。大概什麼概念？每1平方毫米塞進4億個晶體管，而1平方毫米差不多一個縫衣針的針眼大小。

換句話說，華為不用把晶體管做更小，單靠邏輯摺疊，到2031年就能做出和台積電1.4nm工藝密度一樣的晶片。

當然，新路才開始，問題不少。現在的畫圖軟件都是畫平房的，要畫出3D摺疊樓房，得重新設計一套。晶片跑更快後，功耗控制難度也更大，好比猛踩油門油耗就上去，要求從設計前期就控制功耗。但不管怎樣，晶片設計的重要性，已經和製程工藝平起平坐了。秋季的Mate 90，會是這條新路的第一份量產答卷。性能能到哪一步，到時候見。

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