5月25日，在2026國際電路與系統研討會上，華為公司董事、半導體業務部總裁何庭波發布「韜（τ）定律」，這是中國企業在全球半導體領域首次提出引領產業發展的新原則。

近年來，摩爾定律面臨物理極限和經濟效益的挑戰，晶體管尺寸縮小帶來的紅利逐漸消退。在這一背景下，韜定律提出以時間縮微替代幾何縮微，以系統性降低時間常數τ為目標，通過邏輯折疊等創新技術持續壓縮信號傳播時延，進一步提升晶體管密度，提高芯片的性能。

韜定律和邏輯折疊等技術相較於傳統的設計方法有什麼樣的優勢？華為提出的新路徑可能對半導體行業的發展產生什麼樣的影響？推廣的過程中又可能面臨什麼樣的挑戰？《觀察者網》與資深芯片研究專家、《芯片簡史》作者汪波進行了對話。

觀察者網：我們應當如何理解韜定律的含義和作用？

汪波：長期以來，業界一直通過幾何縮微來提高芯片的性能，這帶來兩種相反的趨勢：一方面，晶體管的尺寸不斷縮小，開關速度越來越快；另一方面，晶體管之間的連線變得越來越細，時間延遲反而變得越來越長。

在早期，時間延遲的問題並不嚴重。但根據摩爾定律，集成電路上可容納的晶體管數目每兩年增加一倍，所以隨著晶體管的尺寸變小，處理速度變得更快，計算能力變得更強，影響數據讀寫速度的互連卻變得越來越慢。由於計算機是一個整體，有計算也有存儲，瓶頸從早期的計算速度轉移到現在的時間延遲。

韜定律提出的背景，就是摩爾定律正在放緩，在尺寸縮微產生的效益越來越微弱的情況下，華為尋求直接解決時間延遲的問題。通過降低芯片、電路乃至系統層面上的時間延遲，降低計算、存儲和通信之間的延遲，更根本地解決這個問題。

時間和空間其實是一體兩面的，並非彼此對立，而是相互關聯的。比如說，我們通過縮小尺寸讓晶體管速度更快，實際上也是達到了時間縮微的效果。華為通過邏輯折疊縮短有效的連線，從而直接減少時間延遲，同樣是實現時間縮微的目的。兩者的效果是相同的。

所以，韜定律和摩爾定律並不是彼此矛盾的，兩者是相互兼容的關係。我認為，韜定律更貼近芯片計算的本質，芯片就是要處理信息，用戶更關注處理信息所需的時間，而不是使用了多少個晶體管或者晶體管的尺寸有多大。韜定律開闢了一條不依靠尺寸縮微的新設計路徑，可以在沒有最先進光刻機的情況下製造出綜合性能相當的芯片。

觀察者網：為實現τ縮微，華為在論文中提出了邏輯折疊（LogicFolding）的設計方法，不再採用傳統的平面設計，而是將關鍵路徑上的門電路分布到兩個、未來甚至更多個垂直堆疊的有源層中。這與行業已經在推動的3D堆疊封裝技術有哪些差別？與傳統設計方式相比，邏輯折疊具有什麼樣的優勢？

汪波：表面上看，華為提出的邏輯折疊和業界已經大規模使用的3D堆疊有很多相似之處，但實質還是有很大的區別。已經得到採用的3D堆疊，採用的設計方法還是先在二維平面上進行平面的設計，完成一層的設計後再設計一層，然後堆疊成三維。

邏輯折疊則是從最初就把功能統籌分布在一個三維空間上，進行更靈活、更高自由度的佈局設計。一個功能或者某一個模塊，一開始就分在兩層上，形成上下垂直的關聯，相互之間的距離更短，關鍵路徑會更短，時間延遲也會更少。

邏輯折疊並不是針對封裝或製造方面的創新，而是為了貫徹韜定律、減少時間延遲提出的一個新路徑。所以，它具體採用的某些技術，可能與學術界和產業界研究的技術存在重合，甚至直接採用現有的一些技術。

此外，華為提出的邏輯折疊不僅限於芯片層面，向上提出了系統層級的邏輯折疊，向下還有電路層級的邏輯折疊。在系統層，主要是更加抽象的時間折疊，通過減少電路板之間的傳輸延遲，實現更緊湊、更高速的邏輯運算。

在更小的電路層，一顆芯片上的電路模塊也分布在上下兩層，然後互連起來，減少關鍵路徑長度。芯片層的邏輯堆疊只需要在特定接口上引出一些線來進行上下層的互連，連接線並不多，連接線之間的間距也比較長，大約在40-50微米左右。與之相比，電路層級的邏輯堆疊需要非常多的互連線，間距可能需要縮短到2微米甚至1微米，對於工藝和設計都是非常大的挑戰。

總體來看，邏輯堆疊的目的就是要在不縮小晶體管尺寸的情況下，降低芯片和電路的延遲，讓τ在韜定律的指導下縮小。

觀察者網：隨著人工智能（AI）技術的高速發展，對於算力的需求節節攀升，如何提高AI系統的性能成為業界關注的焦點。針對AI系統，華為提出以統一總線（Unified Bus）+高密度光互連節點引擎（HiONE）+3D折疊協同實現τ縮微。與現有的AI系統設計相比，這些技術可以從哪些方面減少數據傳輸延遲，從而實現性能提升？

汪波：華為發布的預印本論文中指出，在大型AI集群中，超過80%的能量被消耗在數據移動上。這個數據搬移的過程，有很大的時間延遲。華為針對AI數據中心提出的三方面技術，就是為了減少這些延遲，在系統層級而非芯片層級上縮小時間延遲。

第一點就是統一總線，簡稱UB。傳統芯片之間可能採用很多不同的協議，數據穿過多層協議的過程中，每一次協議轉換都會增加延遲。統一總線就是要用單一協議取而代之，縮短轉換帶來的延遲，目前可以實現延遲降低500倍，從數十微秒下降到0.1微秒左右。

第二點是高密度光互連節點引擎Hi-ONE，用光纖取代傳統的銅纜。機架之間互連傳統上採用銅纜，但銅纜速度比較慢，需要消耗很多的電力，而且也很笨重。改用光互連可以減少時間延遲和功耗，並且顯著提高帶寬，每個模塊能夠提供8Tb/s的傳輸速率。

最後一點就是3D折疊技術。傳統的2.5D折疊中，CPU或GPU位於中心，各種存儲器排布在四周，通過總線互連起來。如果GPU的邊長增加到原來的兩倍，它的面積將增加到原來的四倍，計算能力也變成四倍，但排布在邊緣的存儲器都只能增加到兩倍。這就形成了平方增長曲線與線性增長曲線之間的差距，GPU增大的越多，差距就越大。

3D折疊則是把存儲器堆疊到GPU上方，使它們佔用相同的面積，GPU面積擴大多少倍，存儲也同樣擴大多少倍。這樣就可以使計算和存儲按照同等的速率增加，減少存儲方面的瓶頸。

總體上來說，對於AI系統，華為提出的技術可以實現減少整個系統的延遲、提高帶寬和提高處理速度。

觀察者網：根據論文給出的指標，邏輯折疊可以有效提高晶體管密度和減少信號延遲，從而實現降低τ的目標。但另一方面，這也可能帶來芯片功耗、散熱、良率等方面的挑戰，如何讓業界接受新的敘事和設計方法也並非易事。您認為，韜定律在短期和長期面臨的最主要挑戰是什麼？

汪波：目前大家達成的一個共識是，邏輯折疊是全新的設計方法學，不再是在平面上進行設計或是在平面設計完之後再堆疊起來，而是從一開始就要在三維空間內設計，考慮每一部分電路是適合放在上層還是下層。這將帶來全新的設計理念，學校里教授的設計方法也都面臨很大的變化。

另一個巨大挑戰，就是EDA（電子設計自動化）工具的適配問題。涵蓋概念設計、詳細設計、版圖設計和驗證的全流程設計工具，可能還有待開發。現有的傳統EDA工具是經過了幾十年的發展，才逐漸形成了一套全流程工具，根據韜定律的設計方法也需要一定時間才能完成EDA工具的適配。

第三個挑戰是良率、散熱等問題。良率取決於很多方面，例如，上下層之間的海量互連要求間距必須縮到非常小，只有1-2微米，甚至小於1微米，這就要求連接線對齊，誤差非常小。散熱也需要做好熱管理，進行降低熱阻等專門的研究。我相信，華為肯定已在這些方面做了很多的探索。

觀察者網：何庭波在演講中提到，在8086時代，行業通過標準化內存總線將處理器和存儲器解耦，但AI時代正在逆轉這種趨勢，邏輯和存儲正在重新被推向緊密的集成。隨著韜定律提出，未來半導體行業的發展方向可能發生什麼樣的變化？

汪波：進入AI時代後，計算和存儲重新靠近，確實正成為一種新的趨勢，如HBM（高帶寬內存）就是為了減少存儲和計算之間的延遲。華為採用的3D折疊技術，其實就是想讓計算和存儲在3D空間中更緊湊地堆疊起來，進一步縮小計算和存儲之間的距離，促進兩者之間的融合。

我認為，這可能重塑半導體產業的發展方向。當前，計算和存儲的廠商是分開的，最多只是將產品封裝在一起。但在融合理念的推動下，未來的產品可能在設計階段就將計算和存儲有機地融合在一起，這可能是未來的一個方向。

觀察者網：自摩爾定律於上世紀60年代提出以來，它一直是半導體行業的重要準則。您在《芯片簡史》中提到，摩爾定律不僅僅是對規律的總結，更已成為業界的一種「信仰」。但隨著指導晶體管縮小的登納德縮放定律逐漸失效，物理層面上的限制似乎已讓摩爾定律逼近極限。

華為在論文中提出了韜定律對於τ縮微的預測：微縮因子α與應用場景相關，在功耗受限的移動設備中，α約為每年1.3倍；在自動駕駛系統中，α約為每年1.5倍；在AI系統中，α最高可達每年10倍。但通過折疊提高晶體管密度，仍然存在物理層面上的限制，是否也將使韜定律面臨類似摩爾定律的瓶頸？

汪波：在華為發布韜定律論文後的第二天，也就是5月26日下午，華為的技術專家做了一個報告。在回答提問時，其實也有觀眾問到這個問題，即韜定律的最大極限在哪裡？當時，華為的架構師回答說，短期內還沒有看到邏輯折疊的邊界，作為一個工程師，他的職責就是在未來遇到新的障礙時去解決這些問題。

韜定律的極限，可能更適合留給學術界探討。我舉個例子，摩爾定律剛剛提出的時候，摩爾也在1965年的論文中提到芯片可能遇到的挑戰，但沒有給出極限。到70年代，加州理工學院的卡弗·米德教授做了一個估算，認為晶體管尺寸縮小到150納米就是極限了。我們知道，後來芯片的尺寸縮微超越了這個數字，到本世紀初變成幾十納米，現在還縮小到幾納米。

這就像是人們在剝洋蔥一樣，一層一層地剝開，不斷發現新的可能。所以這個問題，需要留到未來去解答，我們可能發現更遠的極限在等著我們。

觀察者網：近年來，美國在半導體等領域針對中國實施的一系列制裁和打壓，讓華為等中國企業更早碰到了這堵「牆」，促使中國研究人員先一步進行投資研究並取得突破。在這樣一個經濟高度全球化、彼此互相依存的時代，韜定律提出的全新設計准則是否會重塑全球芯片行業格局？

汪波：現有芯片行業的格局是高度依賴製造，尤其是先進制程工藝。即使能夠設計出非常複雜的芯片，創意也可能受限於工藝、產能和製造成本，無法得到實現。但韜定律可能重新激發出設計的創意，在三維空間中更靈活、更自由地進行有創意的設計，可能重新增加設計的價值。

設計的價值在行業中的比重可能有所增加，回到與先進制程同等的地位。在這個意義上，我認為韜定律會讓設計和製造達到新的平衡，從而改變芯片行業的格局，讓一些很好的創意在不需要先進制程的情況下也能得到實現，同時性能可以媲美使用最先進工藝製造的芯片。

觀察者網：華為發布韜定律的論文後，許多美國和歐洲媒體認為，中國正探索出一條繞開美國技術封鎖、擺脫對西方半導體設備依賴的自主路徑，美國的制裁逐漸失去效果。您對中國半導體行業的發展有什麼樣的展望？

汪波：華為在論文中給出了一個目標，預計到2031年，基於韜定律的高端芯片晶體管密度將達到1.4納米制程的同等水平；到2035年，AI系統硬件集成度將增長100倍以上。我認為在接下來這9年時間里，國內可以在沒有先進光刻機的情況下繼續提供高性能的芯片和AI系統，為發展高端EUV光刻機爭取到一個戰略窗口。

另一方面，引領產業從尺寸的縮微轉向時間的縮微，需要一定的時間，EDA、芯片散熱等問題也需要一點一點的攻克。

總而言之，我認為華為開闢了一條新的路徑，雖然還面臨許多困難和挑戰，但依然令人期待。

觀察者網：未來，半導體行業是否可能探索新的材料路線，再一次實現如同當年晶體管取代電子管一樣的技術革命？

汪波：學術界已經在這一方面探索了幾十年時間。讓我們回顧一下半導體發展的歷程，為什麼晶體管能夠在20世紀40年代到50年代取代電子管？在那時，電子管其實就是一個真空的玻璃管，除了散熱困難、不穩定等問題之外，一個關鍵不足就是它沒辦法進行尺寸的縮微。電子管再小，也有一個玻璃罩，需要抽成真空，縮小到厘米級之後很難進一步縮微。

所以，電子管就逐漸被晶體管取代，因為晶體管可以不斷進行縮微。從目前的研究來看，可能存在三種路徑。

一種路徑就是繼續縮微，也就是「延續摩爾」（More Moore），雖然難度非常大，紅利也逐漸減少，但尺寸的縮微現在還沒有完全停止。還有一條重要路徑是「擴展摩爾」（More than Moore），通過類似堆疊的方式，繼續提高晶體管密度，未來會延續一段時間。

如果這兩條路徑都走不通，接下來可能就是「超越摩爾」（Beyond Moore）的路徑，開發使用新材料的晶體管。目前，有一些選項，比如使用碳納米管代替傳統的硅材料，製成碳納米管場效應晶體管（CNTFET），它的性能非常好，但大規模制備比硅材料困難許多。

另一個選項是記憶電阻器，這是一種基於氧化物半導體、類似晶體管的元件，既可以實現開關，也可以實現一定的存儲和記憶。但這種材料同樣面臨制備和器件一致性等方面的挑戰，還無法匹配當前處理器的性能和規模。

所以，這些領域的研究主要還是在學術界進行，工業界暫時沒有投入大量的資金和人力，可能還在謹慎地追蹤。對於產業界，如果能夠利用現有的制程去繼續提高晶體管密度，他們沒有太多的動力去切換到全新的材料。可能只有到前兩種路徑接近盡頭時，「超越摩爾」的第三條路徑才會成為主流的選擇。

本文獲《觀察者網》授權轉載。