《每日經濟新聞》報道，據中國科學院科技論文預發佈平台ChinaXiv最新公示論文，華為半導體負責人何庭波於7月3日發布《面向多層級電子系統的時間縮微理論》（「韜（τ）定律」）V2版本。

報道指，相較5月25日發布的V1版本，新版論文在原有理論框架基礎上，補充了大量工程落地細節、實測量化數據與產品演進路線，進一步完善了以時間常數τ為核心的後摩爾時代縮放理論體系。

在工程落地方面，V2版本深度闡釋核心技術LogicFolding的齒比（gearratio）概念，在混合鍵合間距接近頂層金屬布線尺寸時，3D設計空間從傳統的「宏塊級離散優化」轉向「單元級連續優化」，可實現全局最優的垂直邏輯劃分，突破了傳統3D堆疊僅能按功能塊分層的局限。

V2版還新增量產實測數據表，明確給出Kirin2026與基準Kirin9030Pro的電壓、頻率、歸一化功耗、面積與功率密度參數。

｢韜｣光養｢芯｣｜華為的「韜定律」是甚麼？　跟摩爾定律有何不同？

據此前報道，在5月25日召開的2026國際電路與系統研討會上，華為公司董事、半導體業務部總裁何庭波發佈「韜（τ）定律」，「韜」取自電路學中象徵訊號切換時間常數的希臘字母 τ（Tau）。這是中國在全球半導體領域首次提出或能指導產業發展的新原則。

有別於傳統摩爾定律執着於縮小電晶體體積的「幾何縮微」，「韜定律」聚焦於「時間縮微」，倡導從電晶體、電路、晶片到系統進行全棧式軟硬芯協同設計，並利用突破性的「邏輯摺疊」三維立體技術壓縮訊號時延。

華為預計，首款採用該技術的新一代晶片將於2026年面世；至203 年，基於「韜定律」的高端晶片，其電晶體密度將有望達到同等1.4納米先進製程水平。

內媒「快科技」則分析V2版本的重點有三。其一是將原有零散論述整合為完整內容，新增τ分層時空模型、LogicFolding邏輯折疊架構、鍵合界面截面、Unified Bus互連架構、Hi-ONE光引擎等核心技術的原理示意圖與實物剖面圖。

第二則是公開麒麟2026與基準晶片麒麟9030 Pro的電壓、工作頻率、歸一化功耗、晶片面積、功率密度等關鍵參數，用量產晶片的實際性能表現驗證韜定律的實際應用效果。

第三是明確不同應用場景的技術迭代節點，在移動端場景補充了TSV從頂層金屬下移至M6層、多有源層堆疊等中長期演進路徑，給出可落地的技術規劃節奏。