在5月25日召開的2026國際電路與系統研討會上，華為公司董事、半導體業務部總裁何庭波發佈「韜（τ）定律」。基於該定律，華為過去六年已成功設計並量產了381款晶片，預計到2031年，華為高端晶片電晶體密度將達到1.4納米製程的同等水平。

「韜定律」是什麼？它是否有望突破曾經的「鐵律」摩爾定律，在半導體領域開闢出一條新的道路？

摩爾定律已「撞牆」

綜合《中國電子報》、《南方日報》報道，要理解「韜定律」這個新方向，需先了解已經引領着半導體行業演進近半個世紀的摩爾定律（Moore's law）。

1965年，快捷半導體和英特爾創始人之一高登·摩爾（Gordon Earle Moore）提出摩爾定律，他稱，集成電路上的電晶體數量大約每兩年翻一番，也意味着晶片的性能大約會每隔兩年翻一倍。

因此，過去數十年裏，半導體的發展進步遵循摩爾定律，行業也有了一套非常好懂的演進語言：7納米、5納米、3納米、2納米，那就是依靠製程工藝，縮小電晶體的尺寸，以達成更高的集成度、更好的性能和更低的成本，這也成為晶片性能判斷標準。

數字愈來愈小，很快就逼近物理極限，電晶體已經小到幾個納米級別，大約是幾十個原子排成一排的寬度。再往下縮，量子隧穿效應會讓電子不受控制地「漏」出去，讓電晶體不再可靠。

此外，造一條3納米晶片的生產線，投資動輒近200億美元，折合人民幣超千億元。這導致全球範圍內能跟進投產的工廠只剩下兩三家。

電晶體尺寸縮微意味着更快的開關速度和更短的信號傳輸距離，但如今如果電晶體不能像過去繼續變小，計算還能怎麼繼續變快？這便是韜定律提出的背景。

為什麼用「韜」（τ）命名？

「韜」是希臘字母τ（tau）的音譯。在電路理論中，τ代表時間常數——信號從一種狀態切換到另一種狀態需要的時間。τ越小，電路切換越快。

這也是韜定律的核心邏輯：以時間為指標的優化道路。

過去摩爾定律降低τ的辦法是電晶體變小→電路變短→τ自然變小。韜定律則反過來，以「時間縮微」替代「幾何縮微」，以系統性降低時間常數（韜τ）為目標，通過邏輯摺疊等創新技術，持續壓縮信號傳播時延，不斷提升電晶體密度。

四個層級的優化

《聯合早報》指出，不同於摩爾定律聚焦電晶體尺寸優化，韜定律提出從電晶體、電路、晶片和系統四個層級做出優化。何庭波星期一發佈於《中國科學：信息科學》、題為《多層電子系統的時間尺度理論》的論文中，對四個層級的優化方向作出闡述。

具體包括：在電晶體層級優化電阻和寄生電容等；在電路層級優化信號傳輸阻容延遲，依託垂直集成縮短布線長度；在晶片層級優化架構設計、流水線配置等；在系統層級優化通信協議、組網架構等。

「韜定律」在半導體市場行得通嗎？

在2020年5月至今年5月間，華為面向移動、人工智能（AI）、汽車、工業、基礎設施領域，已完成381款晶片量產落地，並稱「全產品矩陣驗證τ時間縮放理論成立」。

值得注意的是，華為今年秋季發佈的新一代麒麟手機晶片，將完整採用韜定律的「邏輯摺疊」技術。這被認為是檢驗韜定律能否跑通的重要節點。

另據何庭波透露，到2031年，基於韜定律的高端晶片，電晶體密度將達到1.4納米製程的同等水平。

《聯合早報》指出，目前，中國大陸目前最先進的晶片製造工藝，普遍被認為處於7納米水平。全球最大的晶片製造商台積電，目前已推進2納米製造技術，並計劃在2029年開始1.4納米量產。

台灣資深半導體產業顧問陳子昂表示，從物理學角度來看，很多理論都可以推導出來，但關鍵在於能否實現商業化。目前市面上主流的晶圓設備仍以平面工藝為基礎，而韜定律採用電晶體堆疊的方式，現有設備能否生產仍是一個問題。

另據《央視新聞》報道，摩爾定律從提出到被行業接受，用了10年的時間。而在後摩爾時代的競爭，不會只看誰的電晶體更小，還會看誰的信息系統更高效。

何庭波稱，未來5年到10年，半導體行業將遇到瓶頸，一定會認真思考「韜（τ）定律」這條路徑。