在華為官方的定義裏，韜定律完全不是外界誤以為的簡單把幾顆晶片物理疊在一起，這也是目前大眾對這項核心技術最大的誤讀。

華為半導體業務無線終端晶片產品管理部部長徐松餘近日公開發布技術解讀，邏輯摺疊技術絕非簡單的多顆晶片物理堆疊，而是在晶片設計的最初階段就以三維視角完成整套系統設計，將不同功能的邏輯電路分佈在三維空間裏最適配的位置，把多顆DIE完全當成一整塊完整晶片來做全鏈路協同設計，最終實現縮短信號走線、拉高晶體管密度的效果，實打實拿到性能和功耗表現的雙重收益。

目前已經正式落地量產的麒麟9050系列，單顆晶片擁有超過5000萬混合鍵合點，有效信號互連數量超過500萬，相比前代產品晶體管密度直接提升53.5%，換算成實際使用體驗就是極其顯著的性能和能效提升。

其中麒麟9050 Pro的CPU主頻提升12.7%，CPU大核能效提升41%，GPU性能提升40%，GPU能效提升45%，NPU算力直接提升140%，NPU能效也同步走高66%。

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作為邏輯摺疊技術最核心的支撐技術，混合鍵合的工藝精度直接決定了最終摺疊效果。華為方面公開說明，要實現有效的邏輯摺疊，混合鍵合的間距同晶片頂層金屬的間距比值必須小於3。

麒麟9050 Pro的頂層金屬間距為720nm，對應的鍵合間距必須小於2微米，目前華為已經把相關工藝精度做到了1.5微米，2027年就能把鍵合間距推進到1微米，後續這項工藝還會持續迭代優化。

當鍵合間距和頂層金屬間距的比值達到1比1之後，晶片內部的信號關鍵傳輸路徑就會大幅縮短，能效表現會再上一個新台階。與此同時，間距縮小之後還能容納數量更多的高速信號通道，新增大量互聯路徑，支撐實現複雜度更高的邏輯摺疊設計。

徐松餘還特別對外透露，定位下一代的麒麟2027晶片目前已經研發就緒，截止到公開解讀發布時，所有項目的測試結果全部符合預期，邏輯摺疊這條技術路線，未來十年的持續迭代演進完全具備可行性。

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